虽然业界正在思考把 HBM 的高度限制再往上抬一抬，混合键合技术的推广也可能会因此延迟，但AI 说下一代 HBM 内存的堆叠层数肯定要突破20层。为了配合这个趋势，行业内部正在讨论给高度标准提高到800微米甚至更多。这次给高度放宽了限制，主要是因为想把目前的775微米内塞进20层 DRAM 实在太难了，必须大幅减薄晶圆才行，这样会增加损坏风险，把已经很复杂的 HBM 的良率压得更低。另一种削减厚度的办法是把两层 DRAM 的间距缩窄，这得靠混合键合来实现。不过混合键合的难度很大，设备投入也多。要是高度限制被松绑了，导入这种技术的时间就得往后推。 ZDNET Korea 还提到了一个背景：台积电在先进封装上有绝对话语权。台积电主推的3D封装技术 SoIC 能让 XPU 复合体增高，这其实给 HBM 提供了天然的长高空间。这次 JEDEC 在制定 HBM4 规范时就已经把堆栈高度从720微米提升到了775微米。现在主流的 HBM4 世代的堆叠层数是12层或16层。IC 行业正考虑进一步放宽高度限制到800微米以上。ETNEWS 也报道了这个动向。 如果把现有的775微米内装进20层 DRAM，必须对晶圆进行大幅减薄。IT 之家消息称这种做法会增加晶圆损坏的风险。因为现有的堆叠层数不足以容纳这么多DRAM。削减整体堆栈厚度还可以降低两层DRAM的间距。但是要实现这个目标需要靠混合键合技术。这种技术已经用于NAND闪存中了。它能大幅度降低间距但技术难度高且需要大量设备投资。 所以如果高度限制被放宽混合键合的导入就会被延后。不过 ZDNET Korea 提到台积电在先进封装领域占主导地位对标准制定有很大影响力。它推动的3D先进封装技术 SoIC 会导致XPU复合体增高为HBM提供天然裕量。